Clock Reduction in Timed Automata While Preserving Design Parameters


Yancinkaya B., Aydın Göl E.

2019 IEEE/ACM 7th International Conference on Formal Methods in Software Engineering (FormaliSE), Montreal, Kanada, 27 Mayıs 2019 identifier

  • Yayın Türü: Bildiri / Tam Metin Bildiri
  • Doi Numarası: 10.1109/formalise.2019.00010
  • Basıldığı Şehir: Montreal
  • Basıldığı Ülke: Kanada